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Il chip per l’IA di Architect Labs deve ancora dimostrare il suo valore sul silicio

Il sistema di IA di Architect Labs ha progettato e verificato l’acceleratore per l’inferenza Redwood in meno di due settimane, a partire da una specifica scritta da due architetti umani, afferma l’azienda. Redwood funziona attualmente su un

AI.info Team · Scritto con l’IA · verificato · 2026-09-18

Il sistema di intelligenza artificiale di Architect Labs ha progettato, verificato e messo in funzione un acceleratore per l’inferenza funzionante in meno di due settimane, afferma l’azienda. Il risultato, chiamato Redwood, funziona oggi su un FPGA; la rivendicazione più ambiziosa dell’azienda dipende dal fatto che il progetto superi la fabbricazione e i test post-silicio.

L’annuncio, pubblicato da Architect Labs il 27 agosto, descrive un processo iniziato con una specifica di alto livello scritta da due architetti umani. Da quel punto, la sua Architect Labs Platform ha generato il modello di prestazioni, la descrizione hardware RTL, gli ambienti di verifica UVM, le dimostrazioni formali, il firmware, i driver e i kernel di calcolo personalizzati, senza intervento umano nelle fasi successive alla definizione della specifica, afferma l’azienda.

«Redwood non è stato progettato con un processo tradizionale di progettazione dei chip», scrive Architect Labs nel suo annuncio. L’azienda ha sostituito i passaggi di consegne sequenziali tra architettura, hardware, verifica e software con un unico ciclo di ottimizzazione.

Redwood parte da un FPGA, non da un wafer

Redwood Nano, una versione ridotta dell’acceleratore, funziona attualmente su un FPGA AMD Versal a 250 megahertz. Redwood Nano esegue inferenza a batch singolo su modelli a pesi aperti, tra cui Qwen e Llama, con dimostrazioni dal vivo presentate alla Design Automation Conference di quest’anno.

Il throughput misurato è di 12,1 token al secondo per Qwen3-0.6B sull’FPGA, riferisce l’azienda. Il dato non è stato ottenuto da un chip fabbricato e non dimostra che Redwood, nella sua forma attuale, superi l’hardware di Nvidia.

Architect Labs proietta invece il progetto su un processo Samsung a 8 nanometri, paragonabile alla tecnologia usata da Jetson Orin Nano di Nvidia. Secondo questa proiezione, Redwood Nano raggiungerebbe 49 token al secondo contro i 28 token al secondo misurati sul Jetson, assorbendo 1,335 watt anziché 2,59 watt. L’azienda stima un miglioramento di 3,4 volte delle prestazioni per watt e un’area della NPU di 2,88 millimetri quadrati.

Questi dati restano stime. Il paper tecnico di Architect Labs descrive il confronto come una proiezione su silicio, mentre il risultato misurato di Redwood proviene dall’implementazione su FPGA.

Due architetti definiscono l’obiettivo

Redwood usa un’architettura spatial-dataflow basata su tile, pensata per l’inferenza a basso consumo e bassa latenza nei carichi di lavoro di IA fisica. Ogni tile combina un core di controllo RISC-V con motori di calcolo matriciale e vettoriale, che condividono 512 kilobyte di memoria locale. Una rete personalizzata sul chip collega i tile e usa il trasferimento diretto dei dati, anziché instradare ripetutamente il lavoro attraverso la memoria condivisa.

Il progetto separa la logica di controllo dal calcolo. La parte di controllo può funzionare a una frequenza di clock inferiore o spegnersi durante l’esecuzione dei kernel, mentre il compilatore gestisce prefetching, double buffering e calcolo fuori ordine. Il traffico verso la memoria esterna passa attraverso motori DMA modulari basati su interfacce AXI4 standard, permettendo di integrare la struttura di calcolo in un sistema più ampio o di usarla come chiplet.

Il sistema ha generato dalla specifica scritta dagli esseri umani ogni blocco RTL, ambiente di verifica, artefatto formale, componente firmware e kernel, afferma l’azienda. Ogni blocco, fino al livello del system-on-chip, ha inoltre raggiunto almeno il 95% di copertura del codice e funzionale, usando strumenti commerciali di automazione della progettazione elettronica, un motore formale interno e la validazione hardware-in-the-loop, riferisce l’azienda.

Il primo progetto RTL è passato dalla simulazione alla piattaforma FPGA senza bug nella messa in funzione, afferma inoltre l’azienda. Un ambiente di emulazione separato ha ridotto le esecuzioni di ottimizzazione da circa 15 ore a un intervallo compreso tra 15 e 30 minuti, consentendo al sistema di testare più opzioni architetturali di quante un piccolo team umano potrebbe esaminarne nello stesso periodo.

Un ciclo di progettazione chiuso, secondo l’azienda

Il software di Architect Labs non si limita a generare descrizioni hardware. Firmware, kernel e modelli di prestazioni sono stati sviluppati insieme all’hardware; successivamente, i riscontri su funzionalità, area, temporizzazione e consumo energetico sono stati usati per rigenerare i progetti quando la specifica cambiava.

Ogni iterazione architetturale è tornata sull’FPGA in meno di 48 ore, secondo l’azienda. Il processo consente agli architetti umani di modificare la specifica anziché correggere manualmente ogni artefatto prodotto a valle, mantenendo le modifiche hardware e software legate allo stesso obiettivo progettuale.

L’approccio ha prodotto anche un ciclo di feedback limitato tra l’acceleratore e il sistema che lo ha costruito. Architect Labs ha messo in funzione Qwen3 su Redwood, ha reso il modello disponibile come endpoint all’interno della propria piattaforma di progettazione e ha usato campionamenti ripetuti per individuare modifiche alla temporizzazione e ottimizzazioni dei kernel per le versioni successive dell’acceleratore.

L’azienda descrive l’esperimento come una prima forma di automiglioramento ricorsivo, ma in questo caso l’affermazione ha un significato circoscritto. Un modello in esecuzione sull’acceleratore ha contribuito a individuare ottimizzazioni per una futura generazione dell’acceleratore; il sistema non ha definito autonomamente i propri obiettivi né riprogettato l’intera piattaforma senza una guida umana.

Il tapeout presso TSMC è la prova decisiva

Architect Labs sta sviluppando Redwood in vista del completamento del GDSII e di un tapeout presso TSMC. Questa fase farà emergere problemi che un FPGA non può rappresentare pienamente, tra cui le variazioni di fabbricazione, la temporizzazione fisica, l’alimentazione, il comportamento termico e la differenza tra l’area prevista e quella effettiva.

L’annuncio dell’azienda stessa riconosce che «il silicio reale è la verifica definitiva». Finché Redwood non diventerà un chip fabbricato, il confronto con Jetson Orin Nano resterà una combinazione di misurazioni su FPGA e stime basate sul processo produttivo.

La distinzione è importante perché i risultati dichiarati nella progettazione dei chip spesso non trovano conferma nel passaggio dalla correttezza logica all’implementazione fisica. La copertura della verifica può mostrare che un progetto si comporta come previsto nelle condizioni testate, ma non elimina i rischi di fabbricazione e packaging che emergono dopo il tapeout.

La dimostrazione pubblica di Architect Labs resta significativa per un altro motivo. L’azienda ha mostrato un flusso automatizzato che passa da una specifica scritta a un’implementazione funzionante su FPGA, comprendente hardware, verifica e software, in un arco di tempo ridotto. Il prossimo traguardo non è un altro benchmark: è verificare se Redwood uscirà dalla fonderia come chip funzionante.