The Pulse
Il chip per l’IA di Architect Labs deve ancora dimostrare il proprio valore sul silicio
Architect Labs afferma che il suo sistema di IA ha progettato e verificato l’acceleratore per l’inferenza Redwood in meno di due settimane, partendo da una specifica scritta da due architetti umani. Attualmente Redwood funziona su un FPGA,
AI.info Team ·
Architect Labs afferma che il suo sistema di intelligenza artificiale ha progettato, verificato e messo in funzione un acceleratore per l’inferenza funzionante in meno di due settimane. Il risultato, chiamato Redwood, oggi funziona su un FPGA; l’affermazione più ambiziosa dell’azienda dipende dalla capacità del progetto di superare la fabbricazione e i test sul silicio.
L’annuncio, pubblicato da Architect Labs il 27 agosto, descrive un processo iniziato con una specifica di alto livello scritta da due architetti umani. Da lì, secondo l’azienda, Architect Labs Platform ha generato il modello prestazionale, la descrizione hardware RTL, gli ambienti di verifica UVM, le prove formali, il firmware, i driver e i kernel di calcolo personalizzati senza intervento umano oltre la definizione della specifica.
«Redwood non è stato progettato con un processo tradizionale di progettazione dei chip», scrive Architect Labs nel suo annuncio. L’azienda afferma di aver sostituito i passaggi sequenziali tra architettura, hardware, verifica e software con un unico ciclo di ottimizzazione.
Redwood parte da un FPGA, non da un wafer
Redwood Nano, una versione ridotta dell’acceleratore, attualmente funziona su un FPGA AMD Versal a 250 megahertz. Architect Labs afferma che esegue l’inferenza su un elemento alla volta con modelli a pesi aperti, tra cui Qwen e Llama, e che ne sono state mostrate dimostrazioni dal vivo alla Design Automation Conference di quest’anno.
L’azienda riporta una velocità misurata di 12,1 token al secondo per Qwen3-0.6B sull’FPGA. Il dato non proviene da un chip fabbricato e non dimostra che Redwood, nella sua forma attuale, superi l’hardware di Nvidia.
Architect Labs formula invece una proiezione del progetto su un processo Samsung a 8 nanometri, paragonabile alla tecnologia utilizzata da Jetson Orin Nano di Nvidia. Secondo tale proiezione, Redwood Nano raggiungerebbe 49 token al secondo contro i 28 token al secondo misurati su Jetson, con un consumo di 1,335 watt anziché 2,59 watt. L’azienda stima prestazioni per watt superiori di 3,4 volte e un’area della NPU di 2,88 millimetri quadrati.
Questi valori restano stime. Il documento tecnico di Architect Labs descrive il confronto come una proiezione sul silicio, mentre il risultato misurato di Redwood proviene dall’implementazione su FPGA.
Due architetti definiscono l’obiettivo
Redwood usa un’architettura spaziale a flusso di dati basata su tile, pensata per l’inferenza a basso consumo e bassa latenza nei carichi di lavoro dell’IA fisica. Ogni tile combina un core di controllo RISC-V con unità di calcolo matriciale e vettoriale, che condividono 512 kilobyte di memoria locale. Una rete personalizzata sul chip collega i tile e trasferisce direttamente i dati, anziché far passare ripetutamente le operazioni attraverso la memoria condivisa.
Il progetto separa la logica di controllo da quella di calcolo. Architect Labs afferma che la parte di controllo può funzionare a una frequenza di clock inferiore o spegnersi durante l’esecuzione dei kernel, mentre il compilatore gestisce il prefetching, il double buffering e il calcolo fuori ordine. Il traffico verso la memoria esterna passa attraverso motori DMA modulari basati su interfacce standard AXI4, consentendo di integrare la struttura di calcolo in un sistema più ampio o di usarla come chiplet.
L’azienda afferma che il sistema ha generato ogni blocco RTL, ambiente di verifica, artefatto formale, componente firmware e kernel a partire dalla specifica scritta dagli esseri umani. Riferisce inoltre che ogni blocco, fino al livello del sistema su chip, ha raggiunto almeno il 95% di copertura del codice e funzionale, utilizzando strumenti commerciali di automazione della progettazione elettronica, un motore interno di verifica formale e la validazione con hardware nel ciclo di test.
Architect Labs afferma inoltre che il primo progetto RTL è passato dalla simulazione alla piattaforma FPGA senza errori di messa in funzione. Un ambiente di emulazione separato ha ridotto i cicli di ottimizzazione da circa 15 ore a un intervallo compreso tra 15 e 30 minuti, consentendo al sistema di valutare più opzioni architetturali di quante un piccolo gruppo di persone avrebbe potuto esaminare nello stesso periodo.
L’azienda rivendica un ciclo di progettazione chiuso
Il software di Architect Labs non si limita a generare descrizioni hardware. L’azienda afferma di aver sviluppato firmware, kernel e modelli prestazionali insieme all’hardware, per poi usare i riscontri su funzionamento, area, tempi e consumi per rigenerare i progetti quando la specifica cambiava.
Secondo l’azienda, ogni iterazione architetturale tornava sull’FPGA in meno di 48 ore. Il processo permette agli architetti umani di modificare la specifica anziché correggere manualmente ogni artefatto prodotto nelle fasi successive, mantenendo le modifiche all’hardware e al software legate allo stesso obiettivo progettuale.
L’approccio ha prodotto anche un ciclo di feedback limitato tra l’acceleratore e il sistema che lo ha realizzato. Architect Labs ha messo in funzione Qwen3 su Redwood, ha reso il modello accessibile come endpoint all’interno della propria piattaforma di progettazione e ha usato campionamenti ripetuti per individuare modifiche ai tempi e ottimizzazioni dei kernel per le versioni successive dell’acceleratore.
L’azienda descrive l’esperimento come una prima forma di automiglioramento ricorsivo, ma qui l’affermazione ha un significato circoscritto. Un modello in esecuzione sull’acceleratore ha contribuito a individuare ottimizzazioni per una futura generazione dell’acceleratore; il sistema non ha definito autonomamente i propri obiettivi né riprogettato l’intera piattaforma senza indicazioni umane.
La consegna del progetto a TSMC per la fabbricazione è la prova decisiva
Architect Labs afferma di stare sviluppando Redwood verso il completamento del GDSII e il tapeout presso TSMC. Questo passaggio farà emergere problemi che un FPGA non può rappresentare pienamente, tra cui le variazioni di fabbricazione, i tempi fisici, l’alimentazione elettrica, il comportamento termico e la differenza tra l’area prevista e quella effettiva.
L’azienda stessa riconosce nel suo annuncio che «il silicio reale è la verifica definitiva». Finché Redwood non diventerà un chip fabbricato, il confronto con Jetson Orin Nano resterà una combinazione di misurazioni su FPGA e stime basate sul processo produttivo.
La distinzione conta perché le affermazioni sui progetti dei chip spesso non reggono nel passaggio dalla correttezza logica all’implementazione fisica. La copertura della verifica può mostrare che un progetto si comporta come previsto nelle condizioni testate, ma non elimina i rischi legati alla fabbricazione e al packaging che emergono dopo il tapeout.
La dimostrazione pubblica di Architect Labs resta comunque significativa per un altro motivo. L’azienda ha mostrato un flusso automatizzato che, in un periodo breve, passa da una specifica scritta a un’implementazione funzionante su FPGA, comprendendo hardware, verifica e software. Il prossimo traguardo non è un altro benchmark: è vedere se Redwood tornerà dalla fonderia come chip funzionante.